삼성전자, 3나노서 세계 1위 TSMC 앞섰다. 30일 양산 공식 발표
삼성전자, 3나노서 세계 1위 TSMC 앞섰다. 30일 양산 공식 발표
  • 이상원 기자
  • 승인 2022.06.30 11:00
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삼성전자가 세계 최초로 GAA(Gate-All-Around) 기술을 적용한 3나노 파운드리 공정 기반의 초도 양산을 시작했다.

[M 투데이 이상원기자] 글로벌시스템반도체 파운드리 부문 세계 1위인 대만 TSMC와 3나노미터(㎚=10억분의 1m) 공정 선점 경쟁을 벌이고 있는 삼성전자가 30일 대규모 양산 시작을 발표했다.

3나노 공정은 반도체 제조 공정 가운데 가장 앞선 기술로, 차세대 트랜지스터 구조인 GAA 신기술을 적용한 3나노 공정 파운드리 서비스를 개시한 것은 전 세계 파운드리 업체 중 삼성전자가 처음이다.

삼성전자 관계자는 "3나노미터(㎚=10억분의 1m) 공정의 초도물량 양산을 시작했다"고 밝혔다.

하지만 승패의 관건인 수율에 대해서는 공개하지 않았다. 수율은 웨이퍼에 노광해 완성한 칩의 정상적인 제품이 어느 정도냐를 따지는 것인데, 삼성은 4나노 적용 때 초기에 결함이 많아 수율문제로 대량 생산을 늦춘 적이 있다.

삼성전자는 3나노 공정의 고성능 컴퓨팅(HPC)용 시스템 반도체를 초도 생산한데 이어, 모바일 SoC 등으로 확대해 나갈 예정이다.

삼성전자 파운드리사업부장 최시영 사장은 "삼성전자는 파운드리 업계 최초로 '하이-케이 메탈 게이트(High-K Metal Gate)', 핀펫(FinFET), EUV 등 신기술을 선제적으로 도입하며 빠르게 성장해 왔고, 이번에 MBCFET GAA기술을 적용한 3나노 공정의 파운드리 서비스 또한 세계 최초로 제공하게 됐다"고 밝혔다.

삼성전자는 이번에 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널 4개 면을 게이트(Gate)가 둘러 싸는 형태인 차세대 GAA 기술을 세계 최초로 적용했다.

채널의 3개 면을 감싸는 기존 핀펫 구조와 비교해, GAA 기술은 게이트의 면적이 넓어지며 공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력 효율을 높이는 차세대 반도체 핵심 기술로 손꼽힌다.

삼성전자는 또, 채널을 얇고 넓은 모양의 나노시트(Nanosheet) 형태로 구현한 독자적 MBCFET GAA 구조도 적용했다.

나노시트의 폭을 조정하면서 채널의 크기도 다양하게 변경할 수 있으며, 기존 핀펫 구조나 일반적인 나노와이어(Nanowire) GAA 구조에 비해 전류를 더 세밀하게 조절할 수 있어 고성능·저전력 반도체 설계에 큰 장점이 있다.

삼성전자는 나노시트 GAA 구조 적용과 함께 3나노 설계 공정 기술 공동 최적화(DTCO)를 통해 PPA(소비전력, 성능, 면적)를 극대화했다.

삼성전자 3나노 GAA 1세대 공정은 기존 5나노 핀펫 공정과 비교해 전력 45% 절감, 성능 23% 향상, 면적 16% 축소됐고, GAA 2세대 공정은 전력 50% 절감, 성능 30% 향상, 면적 35% 축소된다.

삼성전자는 앞으로 고객 요구에 최적화된 PPA, 극대화된 전성비(단위 전력당 성능)를 제공하며, 차세대 파운드리 서비스 시장을 주도해 나갈 계획이다.

공정이 미세화되고 반도체에 더 많은 기능과 높은 성능이 담기면서, 칩의 설계와 검증에도 점점 많은 시간이 소요된다.

삼성전자는 시높시스(Synopsys), 케이던스(Cadence) 등 SAFE(Samsung Advanced Foundry Ecosystem) 파트너들과 함께 3나노 공정 기반의 반도체 설계 인프라 및 서비스를 제공함으로써, 고객들이 빠른 시간에 제품 완성도를 높일 수 있도록 시스템을 강화해 나갈 계획이다.

한편, 삼성전자와 3나노 공정 선두 경쟁을 벌여온 대만 TSMC의 대규모 양산은 올해 3분기로 예정돼 있다.


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